Dans ce système, une nouvelle classe d'architecture hybride AHt-MPSoC est présentée, dans laquelle les accélérateurs matériels sont partagés entre les processeurs de manière à réduire le coût du système et à augmenter les performances. Un nouveau schéma de mémoire hybride est proposé par ce schéma est évalué par une simulation extensive pour montrer des améliorations significatives de la performance. L'architecture MPSoC hybride asymétrique se compose d'une mémoire vive statique (SRAM) et d'une cellule de mémoire vive dynamique intégrée (eDRAM) en association avec la méthodologie partagée de l'accélérateur matériel (HWA) pour déterminer les tâches de calcul communes entre les tâches concurrentes de l'application. Les résultats expérimentaux montrent que le système hybride AHt-MPSoC proposé consomme moins d'énergie que le système existant et que les compromis entre surface et performance sont évalués très rapidement.