El libro presenta un novedoso convertidor tiempo-digital (TDC) para bucle de fase bloqueada totalmente digital (ADPLL) capaz de alcanzar una alta linealidad y un amplio rango de entrada con código de salida fraccional normalizado. La topología se basa en celdas de retardo pseudodiferenciales arrancables. Se arbitra en formato Gated Ring Oscillator (GRO) para ampliar el intervalo de tiempo de medida. Se desarrolla una unidad de normalización para calibrar libremente la salida y medir los errores de fase para aplicaciones ADPLL sin divisor. Contenido: 1) Un Acumulador de Fase Variable Mejorado con Mínima Complejidad de Hardware Dedicado a Aplicaciones ADPLL. 2) Un convertidor tiempo-digital de oscilador en anillo con pseudo-retardo de 15b y resolución inferior a 10ps para aplicaciones de RF de amplio espectro. 3) Un nuevo TDC híbrido basado en arquitectura GRO-Pseudo Retardo con código fraccional y detección de amplio rango de tiempo para ADPLL sin divisor. Lista completa de autores: Sehmi Saad, Mongia Mhiri, Aymen Ben Hammadi y Kamel Besbes.