Dans cette livre, nous proposons une nouvelle approche pour la conception d'un processeur tolerant aux fautes. Celle-ci repond a plusieurs objectifs dont celui d'obtenir un niveau de protection eleve contre les erreurs transitoires et un compromis raisonnable entre performances temporelles et cout en surface. Le processeur resultant sera utilise ulterieurement comme element constitutif d'un systeme multiprocesseur sur puce (MPSoC) tolerant aux fautes. Les concepts mis en oeuvre pour la tolerance aux fautes reposent sur l'emploi de techniques de detection concurrente d'erreurs et de recouvrement par reexecution. Les elements centraux de la nouvelle architecture sont, un coeur de processeur a pile de donnees de type MISC (Minimal Instruction Set Computer) capable d'auto-detection d'erreurs, et un mecanisme materiel de journalisation charge d'empecher la propagation d'erreurs vers la memoire centrale (supposee sure) et de limiter l'impact du mecanisme de recouvrement sur les performances temporelles. Les resultats, obtenus sans recherche d'optimisation poussee, montrent clairement la pertinence de l'approche proposee, en offrant un bon compromis entre protection et performances."