O livro apresenta um novo conversor Time-to-Digital Converter (TDC) para todos os circuitos fechados de fase digital (ADPLL) capaz de atingir alta linearidade e ampla gama de entrada com código de saída fracionário normalizado. A topologia é baseada em células de atraso Pseudo diferencial estrelável. Arbitra em formato Gated Ring Oscillator (GRO) de forma a prolongar o intervalo de tempo de medição. É desenvolvida uma unidade de normalização para libertar a calibração da saída e para medir erros de fase para aplicações ADPLL sem divisor. Conteúdo: 1) Um Acumulador de Fase Variável Avançado com Mínima Complexidade de Hardware Dedicado a Aplicações ADPLL. 2) Um conversor de tempo para digital de 15b, resolução Sub-10ps, Oscilador Pseudo-Delay Ring Gateable Time-to-Digital para aplicações de RF de ampla gama. 3) Um novo TDC híbrido baseado na arquitectura GRO-Pseudo-Delay com código fracionário e detecção de amplo intervalo de tempo para ADPLL sem divisores. Lista completa de Autores: Sehmi Saad, Mongia Mhiri, Aymen Ben Hammadi e Kamel Besbes.