In diesem Buch wird ein neuartiger Zeit-Digital-Wandler (TDC) für eine volldigitale Phasenregelschleife (ADPLL) vorgestellt, der eine hohe Linearität und einen großen Eingangsbereich mit normalisiertem fraktionalem Ausgangscode erreicht. Die Topologie basiert auf startbaren Pseudo-Differential-Verzögerungszellen. Sie arbitriert im Format eines Gated Ring Oscillator (GRO), um das Messintervall zu verlängern. Eine Normalisierungseinheit wurde entwickelt, um den Ausgang frei zu kalibrieren und Phasenfehler für teilerlose ADPLL-Anwendungen zu messen. Inhalte: 1) Ein erweiterter variabler Phasenakkumulator mit minimaler Hardwarekomplexität für ADPLL-Anwendungen. 2) Ein 15b, Sub-10ps Auflösung, gateable Pseudo-Delay Ring Oscillator Time-to-Digital Converter für weitreichende RF Anwendungen. 3) Ein neuer hybrider TDC basierend auf einer GRO-Pseudo-Delay-Architektur mit fraktionalem Code und Erkennung eines großen Zeitbereichs für teilerlose ADPLL. Vollständige Liste der Autoren: Sehmi Saad, Mongia Mhiri, Aymen Ben Hammadi und Kamel Besbes.